اسیلاتور حلقوی پیشنهادی

روشی که در اینجا پیشنهاد شده است بر این اساس است که ولتاژ بالک را برای تغییر جریان تغییر می دهد و بدین ترتیب رنج وسیعتری از کنترل ولتاژ گیت می تواند حاصل شود. در اینجا از اسیلاتور حلقوی سه طبقه با روش کنترل جریان استفاده می شود. اگرچه می توان از تعداد طبقات بیشتری استفاده کرد، اما این کار باعث کاهش فرکانس نوسان شده و مصرف توان را بالا می برد. شکل ۲ یک طبقه از اسیلاتور حلقوی را نشان می دهد. در اینجا برای اینکه منبع جریان در رنج وسیع تری تغییر کند، علاوه بر کنترل ولتاژ گیت، ولتاژ بالک نیز مورد استفاده واقع شده است. ولتاژ بالک ترانزیستور PMOS باید بگونه ای کنترل شود که پیوند سورس-بالک در بایاس معکوس باقی بماند. برای تضمین این موضوع، پیوند سورس-بالک تا بیش از ۰٫ ۵ V بایاس مستقیم نمی شود. بنابراین، جریان بالک بسیار ناچیز خواهد بود. ترانزیستور اضافی M10 برای کنترل بهتر ولتاژ بالک و کاهش اثرات بارگذاری در ولتاژهای کنترل اضافه شده است. برای داشتن سیکل کاری مناسب باید نسبت ابعاد ترانزیستور نوع n حدودا برابر ابعاد ترانزیستور نوع p انتخاب شود. شکل ۳ نمودار ولتاژ درین برحسب ولتاژ گیت برای یک طبقه ی تاخیر را به ازای ولتاژ کنترل Vc=0.5 V نشان می دهد.

مدار اسیلاتور سه طبقه در شکل ۴ نشان داده شده است. فرکانس نوسان می تواند با استفاده از جریان شارژ و خازن های ترانزیستور محاسبه گردد. فرکانس نوسان این اسیلاتور از رابطه ی زیر محاسبه می گردد.

این معادله نشان می دهد که فرکانس نوسان با افزایش ولتاژ کنترل کاهش می یابد.
نتیجه ی شبیه سازی زمانی این مدار به ازای ولتاژ کنترل ۰٫۵ V در شکل ۵ نشان داده شده است. فرکانس نوسان این مدار برابر ۷٫۱۴ GHz می باشد.
نویز فاز این مدار در شکل ۷ به ازای ولتاژ کنترل ۰٫ ۵ V ارائه شده است. از شکل مشخص است که نویز فاز این مدار به ازای این ولتاژ کنترل و در فرکانس آفست ۱ MHz برابر -۸۲٫۵ dBc/Hz می باشد.

حال برای بهبود عملکرد مدار VCO طراحی شده در این مدار از یک سلف ۲۰ nH بین درین و بالک مدار منبع جریان استفاده می شود. این سلف علاوه بر اینکه یک اختلاف ولتاژ ایجاد می کند و در نتیجه باعث جریان دهی بیشتر و کنترل بیشتر می گردد، با ایجاد یک صفر و حذف قطب باعث بهبود پاسخ فرکانسی شده و در نتیجه انتظار می رود باعث بهبود نویز فاز شود. شکل ۸ مدار اسیلاتور پیشنهادی بهبود یافته را نشان می دهد.

شکل ۹ نمودار رنج فرکانسی را برای مدار اسیلاتور بهبود یافته نشان می دهد. از این شکل می توان دید که در مقایسه با مدار قبلی، رنج فرکانسی حدودا ۳ GHz افزایش یافته است.

نمودار نویز فاز نیز در شکل ۱۰ رسم شده است. همانگونه که انتظار میرفت، نویز فاز نسبت به مدار قبلی بهبود یافته است. نویز فاز برای این مدار برابر -۹۰ dBc/Hz می باشد. که نسبت به مدار طراحی شده ی قبلی حدودا ۵ dBc کاهش یافته است.

نتیجه گیری

در این مقاله، یک اسیلاتور کنترل شونده با ولتاژ حلقوی در تکنولوژی ۰٫۱۸ ʽm CMOS طراحی و شبیه سازی گردید. برای افزایش رنج فرکانسی از یک تکنیک جدید که بایاس کردن بدنه ی ترانزیستور کنترل بود همراه با کنترل جریان استفاده شد. بعلاوه برای بهبود بیشتر عملکرد مدار از یک سلف در بدنه ی ترانزیستور استفاده گردید و نشان داده شد که مدار پیشنهادی رنج تنظیم فرکانسی بسیار وسیع تری نسبت به کارهای قبلی دارد. نویز فاز مدار پیشنهادی برابر -۹۰ dBc/Hz در فرکانس آفست ۱ MHz بوده و همچنین این اسیلاتور قابلیت تنظیم فرکانسی از ۲ تا ۱۴ GHz را دارد.